主从jk触发器和边沿jk触发器有什么不同?

主从JK触发器和边沿JK触发器都是数字电路中常用的存储单元，主要区别在于触发方式和抗干扰能力。主从JK触发器由两级触发器组成，在时钟脉冲的整个高电平或低电平期间接收输入信号，容易受到干扰；边沿JK触发器只在时钟信号的上升沿或下降沿瞬间采样输入信号，抗干扰能力更强。

区别

主从JK触发器：由主触发器和从触发器级联而成，工作时分两步。第一步，主触发器在时钟脉冲高电平期间接收输入信号；第二步，从触发器在时钟脉冲低电平期间将主触发器的状态输出。这种结构会导致"一次翻转"问题，即在高电平期间输入信号变化可能多次改变输出，抗干扰能力较弱，适用于对时钟信号质量要求不高的场合。

边沿JK触发器：只在时钟信号的跳变沿（上升沿或下降沿）瞬间采样输入信号并更新状态。其他时间无论输入如何变化，输出都保持不变。这种触发方式避免了主从结构的"一次翻转"问题，抗干扰能力更强，工作更稳定，适合高速数字电路系统，但需要更精确的时钟信号。